> Полноценного планировщика операций нет. А кто сказал что то что делает интель обязательно 1 хороший вариант?
> Весь пайплайнинг по сути ручной, ещё на этапе компиляции.
Как это мешает ядру трекать оба варианта бранча и префетчить потребные данные и проч?
> Просто потому, что основная прелесть RISC - как раз упрощение железного декодера и планировщика.
Это совершенно не мешает существовать разным реализациям одного и того же. Какой-нибудь A7 попроще, а A15 пожирнее. При том они совместимы. С 64-битными ядрами та же история. С RISCV аналогично. Вот так даже мк ок, а вот так это довольно жирный и шустрый 64-битник. Вы с вашим x86 переростком совсем не поняли что мир может быть не прибит на гвозди.
> Малейший затык на том же пролёте с кешем - и очередь встаёт.
Однако вон там нечто на ARM64 зарубается с EPYC. Да и RISCV свое не упустит.
> Из исключений на слуху ныне наверное только ARM, но с ARM тема
> особая. Те же кортексы уже давно химера. Их даже RISC назвать
> уже язык не поворачивается. Там уже и кеш макроопераций появился, и
> обратная разбивка на сопряжённые микрооперации...
Опять же - ARM крут тем что на один набор команд есть разные реализации. Как и с RISCV. Есть большая разница между набором команд и конкретной реализацией ядра реализующего оный. В мире где более 1 implementer'а и конфигураций ядер это совершенно обычное дело.
Это кстати даже интел пробовал - в атомах. Но оказалось что ARM из них совсем никакой. И если ARM и RISCV на десктопах имеют какие-то шансы, то интель около 20 лет бредил tablet pc с нулевым успехом. И это жирная мегакорпа на минутку.
